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Tutorial de exploración de límites, JTAG, IEEE 1149

Tutorial de exploración de límites, JTAG, IEEE 1149

Desde su introducción a principios de la década de 1990, el escaneo de límites, también conocido como JTAG o IEEE 1149, se ha convertido en una herramienta esencial utilizada para probar placas en desarrollo, producción y en el campo. JTAG, boundary scan es una técnica de prueba que permite obtener información sobre el estado de una placa cuando no es posible obtener acceso a todos los nodos que se requerirían si se usaran otros medios de prueba.

Dada la forma en que la densidad de placas ha ido aumentando en los últimos años, normalmente es muy difícil poder sondear circuitos electrónicos y obtener la información que se requiere para probar estas placas. Como JTAG, el escaneo de límites permite probar gran parte de una placa con un acceso mínimo, ahora se usa ampliamente para la prueba de circuitos electrónicos en todas las etapas de su vida. En vista del hecho de que otras formas de prueba requieren acceso ya sea en términos de accesorios de lecho de clavos, mientras que otras necesitan sondear una variedad de lugares en el tablero, el escaneo de límites ofrece una solución única para muchos requisitos de prueba.

Aunque la técnica de escaneo de límites JTAG está destinada a probar circuitos, su flexibilidad permite que se utilice para una amplia variedad de aplicaciones, incluidas aplicaciones de prueba:

  • Prueba de nivel del sistema
  • Acceso BIST
  • Prueba de memoria
  • Programación flash
  • Programación FPGA / CPLD
  • Emulación de CPU

Si bien las pruebas siguen siendo la principal aplicación para el escaneo de límites, se puede ver que también es útil en otras aplicaciones. En vista de su flexibilidad, la técnica se utiliza ampliamente y es una herramienta poderosa tanto en aplicaciones de desarrollo como de producción.

Historial de escaneo de límites

Con el problema de la falta de acceso de prueba a las placas comenzando a convertirse en un problema, en 1985 se creó un grupo conocido como Joint Test Action Group (JTAG). Su objetivo era abordar los problemas que enfrentan los fabricantes de productos electrónicos en las estrategias de prueba y para permitir que se realicen pruebas donde ninguna otra tecnología pueda tener acceso.

La introducción de la tecnología de montaje en superficie y una mayor miniaturización había significado que la gente temía que el acceso a las placas para realizar pruebas se viera gravemente limitado. Para superar esto, se necesitarían nuevas estrategias.

El objetivo original del escaneo de límites era complementar las técnicas existentes, incluida la prueba en circuito, la prueba funcional integrada y otras técnicas, y proporcionar un estándar que permitiera probar circuitos digitales, analógicos y de señales mixtas.

El estándar para escaneo de límites que se diseñó ha sido adoptado por el Instituto de Ingenieros Eléctricos y Electrónicos, IEEE en los EE. UU. Como IEEE 1149. El primer número del estándar, IEEE 1149, fue en 1990. El propósito declarado de IEEE 1149 era probar las interconexiones entre circuitos integrados montados en placas, módulos, híbridos y otros sustratos. Como la mayoría de los problemas que ocurren con los circuitos electrónicos ocurren con las interconexiones, la estrategia de prueba IEEE 1149 revelaría la mayoría de los problemas.

En 1993, se publicó una versión revisada del escaneo de límites, el estándar IEEE 1149 que contenía muchas aclaraciones, mejoras y correcciones. Luego, en 1994, tuvo lugar una nueva edición del estándar IEEE 1149. Esto introdujo el lenguaje de descripción de escaneo de límites, BSDL. Esto permitió que las pruebas de escaneo de límites se escribieran en un lenguaje común, mejorando así la forma en que las pruebas se podían escribir y reutilizar el código, ahorrando así tiempo de desarrollo.

Diferencia entre escaneo de límites, JTAG e IEEE 1149.1

Los términos escaneo de límites, JTAG e IEEE 1149.1 han llegado a significar cosas ligeramente diferentes. Con el desarrollo de la tecnología, los términos han adquirido significados ligeramente diferentes.
  • Exploración de límites: Esto se refiere a la tecnología de prueba en la que se colocan celdas adicionales en los cables del silicio a los pines externos para que se pueda determinar la funcionalidad del chip y también de la placa.
  • JTAG: El término JTAG se refiere a la interfaz o al puerto de acceso de prueba utilizado para la comunicación. Incluye las conexiones TCK, TDI, TDO, TMS, etc. Para algunas aplicaciones, esta interfaz se puede utilizar para interrogar o comunicarse con instrumentos internos dentro del núcleo del chip.
  • IEEE 1149.1: Esta es la lógica de prueba que define el estándar IEEE que se puede incluir en un circuito integrado para proporcionar enfoques estandarizados para probar las interconexiones a la placa de circuito, el circuito integrado en sí, o modificar u observar la actividad del circuito durante el funcionamiento normal del circuito.

Conceptos básicos del escaneo de límites

La técnica de prueba de escaneo de límites de JTAG utiliza una celda de retención de registro de desplazamiento integrada en cada conexión externa de cada dispositivo compatible con escaneo de límites. Se incluye una celda de escaneo de límites en la línea de circuito integrado adyacente a cada pin de E / S, y cuando se usa en el modo de registro de desplazamiento, puede transferir datos a la siguiente celda del dispositivo. Hay puntos de entrada y salida definidos para que los datos entren y salgan del dispositivo, por lo que es posible encadenar varios dispositivos juntos.

En condiciones normales de funcionamiento, la celda está configurada para que no tenga ningún efecto y se vuelva invisible. Sin embargo, cuando el dispositivo está configurado en modo de prueba, permite que un flujo de datos en serie (vector de prueba) pase de una celda de retención de registro de desplazamiento a la siguiente. Las celdas de escaneo de límites en un dispositivo pueden capturar datos de la línea de circuito integrado o forzar datos en ellos. De esta manera, un sistema de prueba que puede ingresar un flujo de datos a la cadena de registro de cambios puede configurar estados en la placa y también monitorear datos. Al configurar un flujo de datos en serie, fijarlo en su lugar y luego monitorear el flujo de datos de retorno, es posible obtener acceso a los circuitos en la placa y verificar que lo que se espera sea un flujo de datos de retorno. Si es así, la prueba puede pasar, pero si no, el sistema de escaneo de límites ha detectado un problema que se puede investigar más a fondo.

Interfaz JTAG

Hay una serie de líneas de datos y control JTAG que forman el puerto de acceso de prueba, TAP. Estas líneas conocidas como TCK, TMS y la línea TRST opcional están conectadas en paralelo a los chips en la cadena de exploración de límites. Las conexiones designadas TDI (entrada) y TDO (salida) se conectan en cadena para proporcionar una ruta alrededor de los chips de escaneo de límites para los datos. Los datos se envían al TDI del primer chip, y luego el TDO del primer chip se conecta al TDI del siguiente y así sucesivamente. Finalmente, los datos se toman del TDO del último IC en la cadena tipo margarita.

  • GRIFO Puerto de acceso de prueba: los pines asociados con el controlador de acceso de prueba.
  • TCK Reloj de prueba: este pin es la señal de reloj que se utiliza para garantizar la sincronización del sistema de escaneo de límites. El TDI cambia los valores al registro apropiado en el flanco ascendente de TCK. El contenido del registro seleccionado se desplaza hacia TDO en el borde descendente de TCK.
  • TDI Entrada de datos de prueba: las instrucciones de prueba pasan al dispositivo a través de este pin.
  • TDO Salida de datos de prueba: este pin proporciona datos de los registros de escaneo de límites, es decir, los datos de prueba se desplazan en este pin.
  • TMS Selección de modo de prueba: esta entrada que también se sincroniza en el borde ascendente de TCK determina el estado del controlador TAP.
  • TRST Restablecimiento de prueba: este es un pin de restablecimiento de prueba bajo activo opcional. Permite la inicialización asíncrona del controlador TAP sin afectar la lógica de otro dispositivo o sistema.

Leer más sobre el Interfaz JTAG / TAP

Aplicaciones para escaneo de límites

JTAG, boundary scan es una herramienta de prueba ideal para su uso en muchas aplicaciones. Las aplicaciones más obvias para el escaneo de límites se encuentran dentro del entorno de producción. Aquí se pueden probar las placas y se pueden probar adecuadamente los problemas que de otro modo no se detectarían debido a la falta de acceso de prueba. De hecho, la tecnología de escaneo de límites se está combinando con otras tecnologías para proporcionar lo que se denomina un probador combinatorio.

Además de usarse en pruebas de producción, el escaneo de límites, JTAG, IEEE 1149, también se puede usar en una variedad de otros escenarios de prueba, incluido el desarrollo y la depuración de productos, así como el servicio de campo. Esto significa que el código de escaneo de límites se puede reutilizar para áreas de prueba y, por lo tanto, el costo se puede dividir entre estas aplicaciones. Esto no solo indica que el escaneo de límites es una herramienta poderosa, sino que también lo hace económicamente atractivo.

Generación de programas

Uno de los principales costos de cualquier desarrollo en estos días es el costo del software, y esto es particularmente cierto para el escaneo de límites donde hay poco hardware. Esto significa que cualquier ahorro que se pueda hacer en el tiempo necesario para el desarrollo del software puede reducir significativamente los costos. En consecuencia, un generador de programas de prueba (TPG) es una parte integral de un sistema de escaneo de límites.

Normalmente, el generador del programa de prueba requiere la lista de red de la Unidad bajo prueba (UUT) y los archivos de Lenguaje de descripción de escaneo de límites (BSDL) de los componentes de escaneo de límites contenidos dentro del circuito. Con esta información, el generador de programas de prueba puede crear los patrones de prueba utilizados para la prueba. Estos permiten que el sistema detecte y aísle cualquier falla para todas las redes comprobables de escaneo de límites dentro del circuito. También es posible que el generador del programa de prueba cree vectores de prueba que permitan que el sistema detecte fallas en los nodos o pines componentes componentes de escaneo no de límite que están rodeados por dispositivos de escaneo de límite

JTAG, escaneo de límites, IEEE 1149 es una técnica de prueba que ahora está bien establecida. Aunque requiere que se generen programas de prueba antes de que se pueda usar, proporciona un método muy rentable para obtener acceso a los vectores de prueba en una placa de circuito electrónico. Dado que la propiedad inmobiliaria de la placa de circuito es escasa, el costo de agregar sondas o puntos de acceso para otro tipo de tecnologías de prueba electrónica sería prohibitivo, si es que fuera posible. En consecuencia, el escaneo de límites proporciona una solución a muchos problemas de prueba a un costo que puede amortizarse en varios campos de prueba, desde el desarrollo hasta la prueba de producción y la prueba de campo. En todos estos entornos, la exploración de límites proporciona una solución eficaz, tanto en términos de rendimiento como de coste.

Ver el vídeo: Tessent IJTAG - Technical Background (Octubre 2020).